mit niedriger Leistungsaufnahme
Von der Fakultät für Maschinenbau, Elektrotechnik und Wirtschaftsingenieurwesen der Brandenburgischen Technischen Universität Cottbus zur Erlangung des akademischen Grades eines Doktor-Ingenieurs, genehmigte Dissertation, vorgelegt von
Vorsitzender: Prof. Dr.-Ing. H. Schwarz
Gutachter: Prof. Dr.-Ing. B. Falter
Gutachter: Prof. Dr. h. c. mult. U. Rhode
Gutachter: Prof. Dr.-Ing. habil. D. Engelage
Tag der mündlichen Prüfung: 03.05.2002
Ziel dieser Arbeit ist die Vorstellung und Diskussion einer neuartigen Schaltungstechnik für Dual-Modulus Hochfrequenzvorteiler mit einem niedrigen Leistungsverbrauch sowie die Verifikation dieser Schaltungstechnik im System einer Frequenzsynthesizer PLL-Schaltung.
Bild 1 zeigt eine typische Anwendung für die Frequenzsynthese im 2.4 GHz Bereich. Die im Bereich von 2.289 GHz bis 2.369 GHz arbeitende PLL Schaltung ist das zentrale Element einer solchen Sende und Empfangsschaltung.
In Frequenzsynthesizern der Mobilkommunikation werden bis zu 90% der Gesamtverlustleistung vom Dual-Modulus HF Vorteiler beansprucht. Mit Hilfe der in dieser Arbeit vorgestellten Schaltungstechnik kann annähernd das gleiche Produkt aus Geschwindigkeit und Verlustleistung für den HF Vorteiler erreicht werden, wie in einfachen Binärteilern.
Um die Grenzen von einfachen D-FF in Standard CMOS Schaltungstechnik zu dokumentieren wird in Kapitel ein Vergleich mit der CML Schaltungstechnik gegeben.
Zwecks Einordnung des Frequenzteilers in das System eines Frequenzsynthesizers erfolgt dann in Kapitel ein Überblick über die Funktion und Anordnung der verwendeten Schaltungsteile und die Gesamtsystemfunktion einer PLL Schaltung wird erläutert. Der Abschnitt enthält außerdem einen Vorschlag zur Störsignalunterdrückung in PLL Schaltungen, der noch nicht an anderer Stelle veröffentlicht wurde. Im Kapitel werden Architekturen für Frequenzteiler sowie insbesondere die Notwendigkeit von Dual-Mode Vorteilern im System erläutert. Hier finden sich auch Angaben über Frequenzbereiche und die Kanalaufteilung bekannter Mobilfunkstandards wie DECT (eng. digital european cordless telephone) und BLUETOOTH (Mobilfunkstandard für kurze Übertragungsstrekken bis ca. 10m). In Kapitel sind die Vor- und Nachteile der Schaltungstechniken für Hochfrequenzvorteiler ausführlicher dargestellt. Die Abschnitte und beschreiben das neuartige Schaltungskonzept für den Aufbau energieeffizienter Hochfrequenzvorteiler, welches mittels einer in Kapitel beschriebenen CMOS Experimentalschaltung verifiziert und mit aus der Literatur bekannten Schaltungslösungen verglichen wird. Schließlich ist am Ende dieses Kapitels noch eine Trendschätzung der erforderlichen Gesamtverlustleistung einer PLL Schaltung mit dem neu vorgestellten Vorteilerprinzip in Abhängigkeit vom Technologieniveau beigefügt. Eine kurze Zusammenfassung des CMOS Experimentes, die Auswirkungen auf den Stand der Technik und Möglichkeiten der weiteren wissenschaftlichen Arbeit werden in Kapitel beschrieben. Anhang A ist eine Designstudie zum Aufbau von kompletten Frequenzsynthesizern mit der hier vorgestellten neuartigen Schaltungstechnik incl. der verwendeten CADENCE Schematics sowie der Darstellung einiger Signalformen aus der Simulation. Diese PLL Testschaltungen beinhalten keine programmierbaren CMOS Frequenzteiler, wie sie zur Kanalauswahl erforderlich sind. Die niederfrequenten programmierbaren Frequenzteiler beeinflussen jedoch die Gesamtverlustleistung nur unwesentlich (<5%).